CITRONEL Plus : un processeur parallèle de traitement du signal radar
Institution:
Paris 11Disciplines:
Directors:
Abstract EN:
The subject of this work is to present the design and the validation of a modular digital signal processor for radar. After having defined the radar requirements in this field (chapter 1), and having analysed the actual trends in the digital machine architecture field (chapter 2), we take an interest in the evolution of an existing SIMD processor: CITRONEL. The improvements that we propose are mainly oriented towards three directions (chapter three): the seek for a better adaptation of the computing unit to the algorithms that will be implemented, the parallel use of the computing unit elements, and at least the possibility of reducing the initialization time of the address generators, during which no effective operation can be done. The chapter 4 begins with a reflection about the difficulty in optimising computing machine architectures, which leads us to propose a simplified method, based on the separation of the conception of the different functional parts. It will be applied to the concrete case which we are interested in. We conclude (chapter 5) with the presentation of the tools we developped to valid our architecture (an assembler associated with a fonctional simulator, and a logic simulator) and some of the results that were obtained.
Abstract FR:
L'objet de ce travail est de présenter la conception et la validation d'un processeur de traitement du signal radar modulaire. Après avoir défini les besoins du radar dans ce domaine (chapitre 1) et avoir examiné les tendances actuelles des architectures des machines numériques (chapitre 2), nous nous intéressons à l'évolution d'un processeur SIMD déjà existant: CITRONEL. Les améliorations que nous proposons s'orientent principalement vers trois directions (chapitre 3): la recherche d'une meilleure adaptation de l'architecture de l'unité de traitement aux algorithmes qui seront effectués, l'utilisation parallèle des ressources de l'unité de traitement, et enfin la possibilité de réduire les temps d'initialisation des générateurs d'adresses, temps pendant lesquels aucune opération effective ne peut être réalisée. Le chapitre 4 commence par une réflexion sur les difficultés de l'optimisation objective des architectures des machines, ce qui nous amène à proposer une méthode simplifiée, basée sur la séparation de la conception des différentes parties fonctionnelles. Elle sera ensuite appliquée au cas concret qui nous intéresse. Nous terminons (chapitre 5) par la présentation des outils que nous avons développés pour valider notre architecture (un assembleur associé à un simulateur fonctionnel, et un simulateur logico-temporel) et de certains résultats qu'ils ont permis d'obtenir.