Abstract FR:

Dans ce memoire est presente une methodologie de generation automatique de vecteurs de test pour circuits integres mos. L'approche proposee, basee sur une representation des circuits au niveau transistors, a pour but de permettre la prise en compte de structures et de modeles de pannes specifiques a ces technologies. Les concepts generaux d'une telle methodologie de generation de vecteurs de tests etant definis, l'etude realisee ici porte sur l'etablissement des conditions d'observations d'une panne affectant un sous-reseau (injection de pannes). Pour elaborer ces conditions un modele d'evaluation specifique base sur les notions de blocage et d'activation de chemins de conduction est defini