Système de calibration des défauts d’appariement d’un convertisseur analogique numérique à entrelacement temporel opérant en ligneJ
Institution:
Paris 6Disciplines:
Directors:
Abstract EN:
Dans ce travail, nous présentons un ADC à entrelacement temporel et la calibration des quatre types de défaut d’appariement (offset, gain, décalage temporel et bande passante). Ces défauts et la technique de calibration sont analysés de manière analytique. La calibration fonctionne en ligne en utilisant une nouvelle technique de multiplixage. Le système de calibration est de type mixte analogique-numérique où la détection d'erreur est effectuée en numérique par trois détecteurs: l'un pour la disparité d’offset, l'un pour l'amplitude et l'autre pour la phase. Les corrections du décalage temporel et de bande passante sont effectués respectivement grâce à une ligne à retard commandée numérique et une résistance ajustable. Ces techniques analogiques sont réalisées en technologie CMOS 40 nm de STMicroelectronics. Une séquence de calibration particulière est utilisée pour distinguer les différentes erreurs et permettre leur détection et ensuite leur correction. L’efficacité du système de calibration est illustré par les simulations systèmes. Une architecture d’un TIADC, 4 voies, 12 bit 800 MS/s est présentée avec ses spécifications.
Abstract FR:
In this work, we present a Time-Interleaved ADC (TIADC) calibration technique for four different types of mismatches (offset, gain, time skew and bandwidth). The mismatches and the calibration technique are analysed analytically. The calibration operates in background mode using a novel technique. The calibration system is an analog mixed one where the error detection is performed digitally by three detectors: one for the offset, one for the amplitude and one for the phase. The corrections of the time skew and the bandwidth mismatches depend on a Digitally Controlled Delay Line and a tunable switch resistor respectively. These analog techniques are designed on a ST CMOS 40 nm technology. A calibration sequence is presented which helps to distinguish between the different errors to perform the error detection correctly. The efficiency and the accuracy of the calibration technique are illustrated by the system level simulations. The calibration system architecture and specifications for a 4 channel, 12 bit, 800 MS/s TIADC are presented. It consists of two parts: the Analog Mixed sub-system (AMS sub-system) where the correction of errors takes place and the digital sub-system where the control sequence and error detection take place. The digital sub-system is implemented using an FPGA in order to have a reconfigurable platform suitable for testing different TIADCs. The interface technique between the FPGA and the AMS sub-system is presented. Simulation of the whole system showing the efficiency of the approach is presented.