Abstract EN:

La parallélisation des architectures de processeur a entraîné un besoin toujours accru en bande passante vers la mémoire principale. Les processeurs multicoeurs demandent une telle quantité de mémoire cache qu’il devient difficile d’intégrer autant de mémoire aux côtés des processeurs. L’émergence des technologies d’empilement tridimensionnel rend possible l’empilement de mémoire au-dessus des processeurs. Dans cette thèse, nous proposons une architecture de cache 3D pour manycore exploitant les techniques d’empilement tridimensionnel pour dépasser les limitations des architectures existantes. Cette architecture se compose d’un maillage régulier de tuiles de cache interconnectées par des réseaux intégrés sur puce 3D et forme un cache non uniforme distribué. Ce cache 3D est réutilisable dans un grand nombre de contextes, afin d’en diminuer le coût de revient, et s’adapte également aux besoins de l’application s’exécutant sur l’architecture de calcul en modulant la quantité de cache allouée aux segments de mémoire. Enfin ce cache 3D est tolérant aux fautes permanentes. Nous avons évalué l’efficacité des mécanismes adaptatifs implantés dans l’architecture et montré que ces mécanismes permettent à l’architecture d’améliorer sa versatilité. Nous avons également comparé notre architecture au standard Wide IO démontrant de meilleures performances brutes de notre architecture alliées à une meilleure efficacité énergétique. Enfin, nous avons réalisé l’implémentation matérielle du cache 3D dans un procédé de fabrication CMOS 28 nm. Cette implémentation matérielle s’arrête au dessin des masques et nous a permis de valider les propriétés de l'architecture.