Aide au concepteur pour la génération de masques analogiques, réutilisables et optimisés, en technologie CMOS nanométrique
Institution:
Paris 6Disciplines:
Directors:
Abstract EN:
Électronique et semi-conducteurs évoluent rapidement. Des nouvelles technologies sont introduites pour adapter la structure CMOS à la gravure nanométrique. La réduction des délais de mise sur le marché nécessite un flot de conception analogique fiable. La génération automatique du dessin des masques est un élément clé de ce flot dont les défis augmentent à mesure que la finesse de gravure augmente. La thèse propose un flot réutilisable et optimisé pour faire face aux défis de conception de masques de circuits alogiques. Il fait partie du projet CHAMS développé en LIP6. Tout d'abord, nous avons conçu une bibliothèque de primitives analogiques qui sont paramétrés, réutilisables, avec différents styles de Layout. Un langage de description a été introduit pour faciliter la migration technologique et le calcul des paramètres induits par le Layout. Ensuite, nous avons développé des algorithmes pour placer les circuits complexes en utilisant la bibliothèque de primitives, les fichiers de technologie et les contraintes géométriques du concepteur. Une représentation topologique du plan de masse et des contraintes telle que l´ appariemenent, la symétrie et la proximité ont été introduites. Enfin, nous avons créé un environnement logiciel pour optimiser le Layout suivant différents facteur de forme afin de minimiser la surface et le routage. La génération des masques documente directement la netlist par les paramètres parasites dépendants du Layout. Ce travail offre une solution fiable pour permettre une génération rapide, optimisée en quantifiant les parasites du layout de circuits analogiques complexes.
Abstract FR:
Electronics and semiconductor are evolving at an ever-increasing rate. New technologies are also introduced to extend CMOS into nano/molecular scale MOSFET structures. Tighter time-to-market needs are pressing the need for an automated reliable analog design flow. Automatic layout generation is a key ingredient of such flow whose design challenges are drastically exacerbated when more complex circuits and newer technologies must be hosted. The thesis presents a designer-assisted, reusable and optimized analog layout generation flow that addresses the challenges facing the automation of analog circuits. It is part of CHAMS project developed in LIP6. It has been developed in 3 phases. Firstly, we designed a library of analog Smart Devices that are parameterized, reusable, and with different layout styles. A generic language was used to describe these Devices to ease the technology migration and the layout-induced parameters calculation. Secondly, we developed the tools to generate the layout of complex circuits using the library of Smart Devices, the technology files and the designer's geometrical placement constraints needed to guarantee a certain performance. An intelligent topological representation was used to efficiently place the circuit modules given the designer's set of constraints. Thirdly, we created algorithms to optimize the layouts for different aspect ratios to minimize the area and the routing parasitic. In parallel the algorithm directly calculates and back-annotates the layout-dependent parasitic parameters. This work provides a reliable and efficient solution to allow a fast, optimized and parasitic effects-aware layout generation of complex analog circuits.