Abstract FR:

Cette these est consacree au prototypage des circuits a la demande sur les reseaux programmables de type fpga, et notamment, au developpement des strategies de partitionnement des circuits sur les fpgas. L'emulation des circuits basee sur les fpgas est devenue tres populaire durant les dix dernieres annees. Les technologies fpga ont fait un progres considerable en ce qui concerne leurs capacites et vitesses. Aujourd'hui, ils sont capables d'implementer des circuits de l'ordre d'un million de portes. Le partitionnement devient alors necessaire pour des circuits de plusieurs millions de portes. Cela demande aux methodes de partitionnement qu'elles soient capables de tariter des circuits de tres grande taille et d'assurer une bonne qualite des resultats. L'approche de partitionnement developpee dans cette these est divisee en trois parties majeures. Le mecanisme d'optimisation de base est la methode fpart, qui est basee sur les techniques d'amelioration iterative d'une netlist a plat. Les principales caracteristiques de cette methode sont : une nouvelle fonction de cout basee sur la distance d'infaisabilite, ainsi que les strategies d'exploration de l'espace des solutions particulierement choisies. Ensuite, une methode de partitionnement basee sur la hierarchie du circuit, hpart, a ete proposee afin de reduire la complexite et d'ameliorer la qualite des resultats. Cette methode developpe une strategie de clustering a base de la mesure de st-qualite. Ces methodes automatiques ont ete completees par des possibilites de partitionnement manuel. La methode finale, partitionnement mixte manuel/automatique, est implementee dans l'outil pl-architect qui constitue le resultat principal de cette these et qui permet de creer des strategies de partitionnement avancees tres souples et d'elaborer un flot de partitionnement sur mesure pour des tres grands circuits.