Abstract FR:

Depuis maintenant un quart de siecle, l'evolution des performances des microprocesseurs a ete tres forte et continue. Ceci est du principalement a la technologie. Elle a permis non seulement d'augmenter exponentiellement au cours des ans la frequence sous laquelle les processeurs sont cadences, mais aussi la densite d'integration qui a amene la mise en uvre de mecanismes architecturaux de plus en plus complexes et adaptes pour obtenir des hautes performances. Le tout dernier concept architectural majeur introduit est l'exploitation du parallelisme d'instructions via une execution des instructions non ordonnee et speculative. L'introduction des derniers processeurs des principales compagnies tels l'intel pentiumpro, le mips r10000 ou encore l'hp pa-8000, en temoigne. Ce document se focalise sur ces types d'execution a travers deux parties principalement en etudiant et en proposant des solutions adaptees pour accroitre le parallelisme d'instructions exploite. La premiere partie investigue des structures necessaires pour permettre une execution non ordonnee. Ceci comprend entre autres les unites fonctionnelles et le tampon d'amorcage, ainsi que les mecanismes permettant une gestion precise des interruptions. La seconde partie concerne les mecanismes d'acquisition des instructions, et plus particulierement les mecanismes de prediction des branchements et de generation d'adresse. Cette partie introduit une nouvelle solution efficace qui permet l'acquisition de plusieurs blocs de base par cycle, tout en ne deteriorant pas les mecanismes de prediction, augmentant ainsi le parallelisme d'instructions exploite. Elle rapporte aussi sur la presence de mecanismes qui permettent de rendre nul l'impact, sur les mecanismes de prediction, d'instructions appartenant a des chemins mal predits. Enfin, une structure materielle permettant de simplifier et d'accelerer le pipeline d'acquisition est presentee