Conception et réalisation de transistors à effet de champ à hétérojonction sur substrat InP pour amplification de puissance en bande W
Institution:
Lille 1Disciplines:
Directors:
Abstract EN:
Nous sommes notamment parvenus à réaliser des grilles de 50 nm avec un bon rendement et nous disposons sur le même masque de 4 longueurs de grille, allant de 150 nm à 50 nm. Il n'en reste pas moins que la clé du procédé réside dans la réalisation du fossé de grille. En effet, Nous ayons mis évidence les limites de la réduction des dimensions des HEMTs sur substrat InP. Il s'avère que pour une trop faible épaisseur de barrière, les états de surface sur l'AlInAs libérés après la gravure du cap layer deviennent pénalisants. Ils ont pour conséquence un considérable effet kink sur la caractéristique I(V) et une forte augmentation de la capacité grille source qui dégrade complètement la fréquence de coupure du composant. En augmentant l'épaisseur de barrière, nous retrouvons des caractéristiques statiques ainsi que des performances fréquentielles correctes du composant. Néanmoins, dans ce cas, la distance grille canal étant trop élevée, nous observons des effets de canal court pour les grilles sub-100 nm. Pour faire face à ce problème, il est nécessaire de réaliser un fossé de grille le plùs étroit possible afin de réduire au maximum la surface d'AlInAs. Cependant, cette solution, difficile à réaliser technologiquement, n'est pas compatible avec les applications de puissance puisquelle est néfaste à la tension de claquage. Nous avons alors mis au point une solution au scaling des HEMTs sur InP compatible avec les applications de puissance en bande W. Nous avons optimisé un procédé de réalisation du fossé de grille sur une structure comportant une barrière composite InP/AlInAs de 20 nm en enterrant la grille dans la couche d'InP pour la déposer sur l'AIInAs.
Abstract FR:
L'objectif de ce travail est la conception et la réalisation de transistors à effet de champ (TEC) sur substrat InP pour l'amplification de puissance en bande W. Le but est d'étudier les potentialités en puissance de différents TEC dans la filière InP à 94 GHz. La montée en fréquence requiert la diminution des dimensions du composant, ce qui est assurément défavorable à une bonne tenue en tension. Notre défi est de tenter d'élaborer des transistors capables de fonctionner à cette fréquence et possédant une tension de claquage élevée. Nous avons utilisé, pour la modélisation de nos composants, un logiciel bidimensionnel de type Monte Carlo. Il possède la particularité de prendre en compte les phénomènes d'ionisation par impact et permet, donc, de pouvoir estimer les potentialités des structures en terme de claquage. Après avoir optimisé celui-ci de manière à simuler des structures comportant des grilles ultracourtes, nous avons étudié l'influence d'une couche d'InP entre le cap layer et la barrière. Il apparaît, d'une part, que cette couche est bénéfique aux performances fréquentielles en passivant la surface du composant de chaque côté de la grille. D'autre part, nous avons observé une baisse conséquente du nombre d'évènements ionisants dans le canal, ce qui implique une augmentation de la tenue en tension. Ensuite, nous avons comparé une structure à canal GaInAs avec une structure à canal InP. Les résultats théoriques pour la structure à canal InP nous laisse espérer une forte amélioration de la tenue en tension. Il est néanmoins nécessaire d'utiliser une grille ultracourte sur cette structure afin de tenter de combler ses faibles perfonnances fréquentielles. Dans le but de respecter notre cahier des charges, il a été indispensable d'optimiser certaines étapes technologiques du composant.