Architecture intégrée de rétines B-codées par processeurs cellulaires
Institution:
Paris 11Disciplines:
Directors:
Abstract EN:
The integration, on a single ship, of optoelectronic sensors, binary picture coders, and massively parallel processors, results in a compact real time vision system, a kind of « intelligent retina ». First, we define the processor array architecture: each PE combines a binary picture optoelectronic sensor, a bit serial logic unit, and neighborhood communications means. This array can acquire a binary picture and apply to it any iteration of operators, provided they require only bolean processing of neighbours datas: they are called neighborhood combinatorial logic. We detail also electronic circuits performing the coding of a grey-level picture in the black pixels density of a binary picture-this kind of half toning is called B-coding. Finally, we describe prototype chips layout in a NMOS technology: these lead to the realization of an intelligent retina, whose array structure is based on a less than 25 transistors PE.
Abstract FR:
L'intégration sur une même puce, de capteurs optoélectroniques, de codeurs d’images binaires, et de processeurs massivement parallèles, permet la réalisation d'une rétine "intelligente", système de vision compact en temps réel. Nous définissons l'architecture du tableau de processeurs élémentaires. Chacun d'eux associe un capteur optoélectronique d'image binaire, une unité logique bit-série et des moyens de communications avec ses voisins. La machine ainsi constituée permet d'acquérir une image binaire et de lui appliquer toute itération d'opérateurs ne supportant que des calculs booléens sur les données des voisins, traitements combinatoires locaux CTCU. Par ailleurs, nous détaillons les circuits électroniques qui permettent de représenter une image en niveau de gris par la densité de pixels noirs d'une image binaire, technique appelée B-codage. Enfin, nous décrivons l'implantation en technologie NMOS, de circuits d'évaluation de ces deux architectures. Celles-ci permettent la réalisation d'une rétine intelligente à structure matricielle, dont le processeur élémentaire contient moins de 25 transistors.