thesis

CAO des circuits intégrés MOS : vérification des règles de dessin par une méthode basée sur les traitements combinatoires locaux

Defense date:

Jan. 1, 1987

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Institution:

Paris 11

Disciplines:

Electrical engineering

Authors:

Directors:

Abstract EN:

This work presents a method for MOS IC Design Rule Verification, based on Local Combinatory Processings. Design rules, as well as their verification methods, are described. We recall the effects of the length (L) and the width (W) of devices on the working of circuits. We show some applications of the Local Combinatory Processings in Image Processings, and we then show their use in Design Rule Checkings. Some machines working on the basis of the method are descrybed. Our software has been applied on a test-circuit (a clock synchronizer), and the results of the processings are available in the thesis.

Abstract FR:

Ce travail présente une méthode de Vérification des Règles de Dessin des Circuits Intégrés MOS, basée sur les Traitements Combinatoires Locaux. Les Règles de Dessin, ainsi que les méthodes de leur vérification sont décrites. Nous rappelons l'incidence des variations de la longueur (L) et de la largeur (W) des dispositifs sur le fonctionnement des circuits. Nous situons les traitements Combinatoires Locaux dans les traitements d'images, et montrons ensuite leur application dans les vérifications de règles de dessin. Des machines fonctionnant sur le principe de la méthode sont évoquées. Notre logiciel a été appliqué sur un circuit-test (un synchroniseur d'horloge), et les résultats sont fournis.