Abstract FR:

Ce memoire de these s'interesse aux problemes poses par l'integration dans les technologies silicium des synthetiseurs de frequence dans la gamme 1-5 ghz. Il est montre que l'integration des architectures classiques n'est pas envisageable car la consommation excessive et le bruit de phase obtenus sont incompatibles avec les specifications des applications radiofrequences modernes. Dans ce memoire, un oscillateur original capable de se verrouiller sur l'harmonique d'un signal d'entree basse frequence appele oscillateur synchrone (os) est presente. Une etude theorique permettant de prevoir la plage de synchronisation de l'os est proposee rendant ainsi possible une conception optimisee. D'autre part elle confirme les proprietes attendues des os, en particulier la recopie du bruit de phase du signal de synchronisation, au facteur de multiplication pres. Deux prototypes d'os, integres dans une technologie bicmos 0,8 m, sont decrits. Le premier oscille aux alentours de 2,4 ghz et est synchronise par un signal de frequence voisine de 400 mhz. Il a permis une verification experimentale de la propriete de recopie du bruit de phase du signal de synchronisation. Ce prototype a une plage de synchronisation de 12mhz. Le deuxieme prototype est une version optimisee, a partir de la theorie developpee, oscillant aux alentours de 2 ghz. Il est synchronise par un signal de frequence voisine de 330 mhz. Sa plage de synchronisation est de 112 mhz environ permettant de couvrir la plage de reception ou d'emission de l'application umts2000 pour laquelle il a ete concu. Ces deux prototypes confirment les avantages de l'os dans une architecture de synthetiseur a boucle double par le report des contraintes de bruit de phase sur la boucle basse frequence et par sa consommation bien moins elevee qu'une boucle a verrouillage de phase fonctionnant a la meme frequence.