Abstract FR:

Pour assurer une conception correcte d'un systeme electronique sequentiel logique, la prise en compte des caracteristiques temporelles du systeme et du procede qui le commande est importante, surtout si le systeme est asynchrone et structure en modules interconnectes. En effet, comme l'aborde le premier chapitre de ce memoire, differentes causes de dispersion des parametres dynamiques d'un systeme physique logique peuvent entrainer l'apparition de divers aleas de fonctionnement. L'objectif des travaux presentes dans cette these est une analyse fine donnant l'ensemble des contraintes entre les valeurs variables des parametres temporels conditionnant chaque fonctionnement possible du systeme etudie. Le deuxieme chapitre precise les criteres qu'un modele temporel doit satisfaire pour conduire une telle analyse. L'insuffisance, par rapport aux besoins de l'etude, du pouvoir d'expression de vingt-et-un modeles principaux existants presentes dans cette partie justifie le developpement d'un nouveau modele au troisieme chapitre. Ce modele specifie les modules d'un systeme sous forme de machines a etats finies etendues a des caracteristiques temporelles variables et a divers types de concurrences de transitions d'etats pour prendre en compte le fonctionnement en mode non-fondamental des circuits reels. Suit une methode d'analyse, basee sur les specifications du modele, qui procede a une simulation temporelle dirigee par evenements pour generer l'arbre des fonctionnements possibles et les contraintes temporelles associees. Les resultats de l'un des exemples d'analyse illustrant les possibilites offertes par l'approche exposee sont valides, au dernier chapitre, par un prototype informatique ecrit en langage prolog. Enfin, des ameliorations possibles de l'outil informatique concluent la presentation