Architecture et intégration d'une machine pyramidale pour le traitement d'images et la vision par ordinateur : sphinx
Institution:
Paris 11Disciplines:
Directors:
Abstract EN:
This work deals with architecture and integration of SPHINX, an image processing dedicated pyramidal multi-processors system. We first present the specific features of machines dedicated to performing the image processing applications, and the choice we have made in order to construct this system. A hierarchical graphic layout system is described. With given graphical environments, we can generate automatically CMOS parametrable cells from a file containing technological rules and from a textual description with an original method. Then a "Silicon Assembler" which allows hierarchical design of functional blocks according to interconnection structures, is presented. The assemblage program reading files description is written with a Pascal like description language. Furthermore we have generated a cells library and different test circuits necessary for IC focusing before to realise a "PYRAMID" chip of 4 X 8 processing elements to validate choice of architecture and to estimate the system performance. At last, in order to take advantage of VLSI, we have an alike method to improve the testability and the yield in a two dimensional arrangement of processing elements with a scan path and with redundancy.
Abstract FR:
Cette étude a porté sur l'architecture et l'intégration de SPHINX, une structure pyramidale multi-processeur dédiée au traitement d'images. Après une présentation des différentes caractéristiques des machines dédiées au traitement d'images, et une présentation des choix architecturaux de SPHINX, nous décrivons les outils de conception et de mise au point que nous avons mis en place pour développer la machine. Nous commençons par décrire un système graphique hiérarchique de dessin des masques. Dans un environnement graphique déterminé, nous pouvons générer automatiquement, de manière originale, des cellules paramétrables pour différentes technologies CMOS. Cette génération est obtenue à l'aide d'un fichier de description textuel des cellules de base et à partir d'un fichier contenant les règles de dessin de la technologie CMOS utilisée. Enfin, un système d'assemblage permet de construire le dessin hiérarchique des blocs fonctionnels en accord avec les structures d'interconnexions de base. Ce programme capable d'interpréter la description des cellules et des blocs a été écrit dans un langage proche du Pascal. Ensuite, nous avons créé une bibliothèque de cellules puis construit des circuits de test afin de mettre au point le programme d'assemblage. Nous proposons alors un schéma d'implantation pour un circuit "PYRAMIDE" organisé en un tableau de 4 X 8 processeurs élémentaires dans le but de valider les choix architecturaux et d'estimer les performances du système. Pour terminer, une étude portant sur la testabilité puis sur l'amélioration du rendement de fabrication nous a fait envisager l'implantation d'un scan path et d'une rangée de processeurs supplémentaires ainsi qu'une structure de reconfiguration.