Abstract FR:

Les Systems on Chip (SoC) actuels intègrent en général une grande proportion de mémoires enterrées. Ces mémoires sont de plus en plus denses et occupent des surfaces très importantes dans le circuit (jusqu'à 80%). Ces mémoires peuvent présenter un grand taux de défauts affectant ainsi d'une façon conséquente le rendement total du circuit. La qualité de la mémoire et donc cruciale pour la qualité de l'ensemble du circuit. D'autre part, la réduction du coût du développement passe par la réduction du coût du test. Enfin, le management de la complexité de test des structures de plus en plus complexes (e. G. , il existe actuellement des SoC contenant plus de 400 mémoires enterrées !), ne peut se faire d'une manière efficace sans la disposition et l'intégration des techniques de test les plus avancées. La clé du succès d'une bonne stratégie de test passe par les exigences d'une qualité élevée du test et de son automatisation. À travers la première partie des travaux réalisés dans cette thèse, nous avons tenté de répondre à l'exigence de la qualité de test en présentant un ensemble assez diversifié de solutions de test intégré (BIST) pour mémoires. Ces solutions couvrent les différents types de test d'une mémoire: test de caractérisation et de débuggage des processus de fabrication instables, test de production, test durant la phase opérationnelle et test d'analyse des défauts. Ces solutions permettent de palier aux limitations des techniques BIST existantes, telles que le meilleur compromis couverture de fautes/coût en surface et la garantie d'un test à la fréquence nominale. Ce dernier point a été pris en compte en proposant une technique d'optimisation temporelle (appelée Rapid BIST) des architectures BISTs élaborées, qui permet une réduction du temps de test et une meilleure couverture de faute en assurant un test à la fréquence nominale même pour les mémoires très rapides (afin de couvrir les fautes de délai). Ces différents avantages sont offerts sans pour autant négliger le coût additionnel en surface. Nous avons également développé une technique CBISR (Column BISR) qui permet d'assurer un rendement de production élevé et une durée de vie prolongée en particulier pour les mémoires de grandes tailles. La seconde partie de cette thèse adressait le problème de la génération automatique des solutions élaborées en concevant et implémentant un outil de synthèse de structures BIST/BISR pour mémoires. Cet outil innove à la fois par l'approche de son implémentation et par les fonctionnalités offertes. Afin de permettre une implémentation efficace, il utilise une approche originale de synthèse de BIST pour les tests de mémoires. Cette approche est basée sur la notion de perturbation par rapport à un axe médian représenté par les tests Marchs. Hormis quelques tests électriques, cette approche de synthèse permet de synthétiser (sur le tas) n'importe quel algorithme de test pour mémoires en une architecture BIST compacte. D'autre part, cette approche est suffisamment flexible pour pouvoir supporter la synthèse des algorithmes de test qui pourront être développés. Il suffit pour cela de supporter leurs perturbations. Les blocs matériels bas niveau sont conçus en utilisant un langage de description spéciale (CHDL) qui est lui-même modélisé sous forme de structure de données écrites dans un langage haut niveau (C++). L'outil implémente un ensemble assez large de solutions BIST/BISR notamment ceux développés dans le cadre de cette thèse. Il offre une indépendance vis à vis de : - La technologie à utiliser, en offrant des descriptions RTL synthétisables. - L'environnement de conception, en générant des scripts de synthèse pour une variété d'outils de synthèse (AMBIT, Design Compiler), et des scripts de simulation pour les simulateurs les plus connus. - Du langage de description de matériel supporté par l'environnement de conception, en décrivant les architectures implémentées dans un langage interne de haut niveau (CHDL) qui pourront ensuite être translatées en langage VHDL et/ou VERILOG. Il offre enfin un mécanisme pour explorer l'espace des solutions en prenant en compte différentes stratégies d'optimisation afin de délivrer l'architecture optimale, suivant le coût en surface, et/ou la fréquence de fonctionnement, et/ou la couverture de faute et/ou la capacité de réparation