Abstract FR:

Cette etude presente la realisation d'un transistor a effet de champ vertical a jonction (jfet) compatible avec la technologie cmos du centre national d'etudes des telecommunications de meylan. Dans un premier temps, la structure du composant est presentee: elle est derivee de celle du transistor pmos et utilise un caisson de phosphore implante a haute energie en tant que drain et un siliciure de titane autoaligne. Nous decrivons les procedures et les outils de caracterisation mis en jeu. La physique du dispositif est apprehendee. Nous analysons l'observation d'un courant de grille et de substrat induit par l'ionisation par impact dans ce transistor. Un regime particulier de fonctionnement, le regime bipolaire, est decrit. Une analyse statistique des parametres electriques demontre que les dispersions sont liees a celles de la largeur de source. L'effet avantageux de la siliciuration sur les caracteristiques electriques est mis en evidence. A l'aide de la simulation numerique, nous definissons les caracteristiques technologiques de deux types de transistor dans le cadre de la filiere cmos 0,7 m. Ils se distinguent par une dose du caisson retrograde differente. A partir de mesures statiques et dynamiques, nous donnons une evaluation de ces dispositifs. Chacun presente des performances en frequence de coupure d'environ 4 ghz, limitees par la capacite de la jonction grille-drain et de la resistance de drain, et des tensions de claquages superieures a 10 v. Ainsi, nous montrons qu'un jfet vertical peut etre developpe pour des applications de puissance hyperfrequence avec un excellent compromis cout-performance. Enfin une approche du jfet vertical realise sur une couche enterree est etudiee