Abstract FR:

Le thème majeur de cette thèse est la conception et l'implémentation des opérateurs arithmétiques standards en-ligne à très grande précision sur circuits VLSI. Une opération avec n bits de précision, utilisant la représentation en nombre classique, provoque une addition avec une propagation de la retenue pouvant aller jusqu'à n bits. Pour résoudre ce problème, une addition sans propagation de retenue, utilisant la représentation en nombres redondants, est présentée dans cette thèse. Celle-ci permet d'effectuer des opérations à très grande précision, car la durée du temps d'opération est indépendante du nombre de chiffres des opérandes. Nous présentons ici les architectures des opérateurs arithmétiques standards (+, −, *, ) en-ligne utilisant la représentation en nombre redondant en base 2. Les opérations en-ligne sont exécutées en série, chiffe-par-chiffre en commençant par le chiffre le plus signicatif. Leurs caractéristiques architecturales, la simplicité, la régularité et la modularité sont autant d'avantages pour l'implémentation sur circuits VLSI. Le circuit a été implémenté en technologie CMOS-2 μm, utilisant les cellules full-custom pour la plupart des blocs du circuit, afin d'avoir une bonne densité de surface. Deux techniques de conception pour la testabilité pour le circuit conçu ont été proposées. La première est dite «DFT simple», où la séquence de test se fait en série, et l'autre dite «DFT amélioré», se fait en parallèle. Cette dernière nécessite beaucoup plus de surface mais raccourcit nettement le temps de test. Un des avantages d'une opération en-ligne est la réduction de la complexité d'interconnexion entre les unités processeurs jusqu'à un chiffre par opérande, cependant la vitesse peut être augmentée en recouvrant (pipe-line) les calculs successifs au niveau du chiffre