Abstract FR:

Cette thèse concerne la synthèse logique sur deux familles de réseaux programmables. La première famille classée dans les «programmables Gate Array» («PGA» de Xilinx), est organisée comme un réseau de cellules élémentaires implémentant n'importe qu'elle fonctionne ou couple de fonctions de k variables. La deuxième famille, plus ancienne, appelée «Programmable Array Logic» («PAL» d'AMD et d'Altera), comporte des blocs de base, implémentant k fonctions booléenne exprimées comme somme de k' monômes de k″ variables. Nous proposons une approche unifiée pour ces deux problèmes de synthèse. Dans un premier temps, une factorisation spéciale, dite lexicographique, est appliquée aux fonctions booléennes. Elle impose un ordre d'entré optimisé, dit ordre lexicographique, dans l'écriture parenthésée des fonctions, cet ordre étant identique pour toutes les fonctions. Dans un deuxième temps, une décomposition en sous-fonctions assignables aux blocs de base est proposée. Cette décomposition s'appuie sur l'ordre lexicographique en cherchant des sous-fonctions dépendant de sous-séquences d'entrée. Elle comporte deux options, l'une orientée optimisation de surface, l'autre orientée optimisation du chemin critique. Les résultats sont donnés sur un ensemble de circuits test («Benchmarks» internationaux)