Abstract FR:

Ce memoire est consacre a l'optimisation de transistors fortement submicroniques. Apres avoir expose les effets physiques limitant la reduction des dimensions, l'analyse des differentes architectures de transistors en concurrence nous a permis de degager celles offrant le meilleur compromis entre la simplicite de realisation et les performances les plus elevees. La caracterisation detaillee des differentes variantes technologiques (canal, drain, oxyde de grille) des transistors cmos 0,25 m realises dans le cadre de cette etude a permis de definir des points de fonctionnement pour une future filiere cmos 0,25 m. Une methode d'optimisation du canal, basee sur des simulations numeriques a courant de blocage constant fut proposee et appliquee dans un premier temps a des nmos 0,2 m avec et sans ldd et differents parametres geometriques (profondeur de jonction, epaisseur d'oxyde de grille). A l'aide de cette methode, nous avons egalement etudie l'impact des differents profils de dopage du canal sur les caracteristiques electriques des transistors (pente en faible inversion, niveaux de courant, capacite de jonction, estimateur de vitesse des circuits, etc). Puis dans un second temps l'optimisation a ete appliquee a deux types de profil de dopage du canal d'un nmos 0,12 m avec extension de drain, l'un implante conventionnellement et l'autre en creneau (psd). La comparaison des deux optima obtenus a montre les avantages potentiels des profils en creneau dans le domaine fortement submicronique. De plus une optimisation du drain a permis la mise en evidence d'une taille optimale d'espaceur pour un nmos 0,12 m avec extension de drain. Enfin nous avons termine par une etude de sensibilite de l'angle d'implantation du drain d'un nmos 0,2 m avec latid, qui nous a montre les avantages et limites de cette architecture et mis en evidence l'existence d'un angle d'implantation optimal de l'ordre de 45