Abstract FR:

Le besoin de d'approches efficaces et surtout rapides en conception se fait pressant. C'est un lieu commun dans les motivations de these que de comparer d'une part la croissance exponentielle de la complexite des circuits et d'autre part la diminution de leur temps de conception consequente a la diminution de leur duree de vie. Le differentiel croissant entre les capacites de traitement humaines et celles des ordinateurs rend ces derniers indispensables dans toutes les etapes de la conception. Les additionneurs et leurs derives sont des composants extremement frequents non seulement dans le chemin de donnees des microprocesseurs et processeurs de traitement de signal mais egalement dans tout circuit logique (dits encore numerique). Le delai de ces operateurs limite la frequence maximum de l'horloge des systemes synchrones. Beaucoup d'operation de gestion de processeurs, telles le calcul d'adresse d'instructions ou de donnees, ou la gestion du temps dans les caches ou les interruptions reposent sur l'addition ou le comptage. En outre de nombreuses operations arithmetiques comme la soustraction, la multiplication, la division, l'extraction de racines ou le calcul de fonctions elementaires reposent principalement sur l'addition pour leur algorithme et donc pour leur performance. Enfin le developpement d'additionneurs specifiques performant exige quelques connaissances en arithmetique, architecture et circuiterie. C'est pourquoi de nouvelles methodes et outils de syntheses sont necessaires. Dans cette these nous justifions l'interet de ces outils et de familles logiques alternatives. L'objectif de la presente these est de proposer des methodes efficaces et flexibles pour la synthese d'additionneurs, cela dans le but d'aider les concepteurs non experts en arithmetique a construire des additionneurs repondant au mieux a leurs attentes.