Abstract FR:

La complexite des systemes electroniques, due au progres de la technologie microelectronique, necessite une augmentation correspondante de la productivite des methodes de conception et de verification. Une faible performance de la simulation est un des obstacles majeurs a une conception rapide et peu couteuse de produits de haute qualite. Dans cette these nous proposons des methodes pour ameliorer la performance d'une simulation dirigee par evenements ou par horloge de modeles decrits en langages de description de materiel. Nous presentons d'abord les methodes automatisees d'optimisation et de transformation de modeles vhdl, pour l'accelerer la simulation dirigee par evenements. Elles sont fondees sur une analyse precise de la performance en simulation de diverses constructions du langage vhdl, et permettent de convertir le modele initial en un autre modele plus efficace, tout en garantissant l'invariance de son comportement. D'autres techniques d'acceleration utilisent l'abstraction du modele : abstraction comportementale, de types de donnees ou d'objets et permettent de supprimer du modele des details inutiles dans le cas d'une simulation particuliere. Des outils prototype compatibles avec les simulateurs existants sont developpes. Pour ameliorer l'efficacite de la simulation dirigee par horloge, nous introduisons une representation de la fonctionnalite du systeme par graphes de decision de haut niveau (dds). Diverses formes de dds -graphes vectoriels, compresses ou non et graphes orientes registres - sont definis pour optimiser une representation du systeme sur plusieurs niveaux d'abstraction. De plus, de nouveaux algorithmes plus rapides d'evaluation des reseaux de dds sont developpes. Ils emploient, seuls ou en combinaison, les deux techniques de simulation : la technique dirigee par evenements et l'evaluation retrogradee. L'ensemble des prototypes fonde sur ces methodes permet d'obtenir un gain de performances prometteur par rapport aux outils commerciaux.