Abstract FR:

Le sujet traite dans cette these, concerne les liens entre la synthese de haut niveau et la synthese au niveau transfert de registres (rtl). Il s'agit d'une adaptation de l'architecture resultat de la synthese de haut niveau par transformation en une description rtl acceptee par les outils industriels actuels. Les objectifs vises par cette transformation, sont: accroitre la flexibilite et l'efficacite, permettre la parametrisation de l'architecture finale. A partir d'une description comportamentale decrite dans un language de description de materiel (la synthese de haut niveau) genere une architecture au niveau transfert de registres, comprenant un controleur et un chemin de donnees. Le controleur et le chemin de donnees peuvent etre synthetises par des outils de synthese rtl existant pour realiser un asic ou un fpga. Nous allons dans un premier temps concevoir une methode que nous appelerons personnalisation. Elle permet aux concepteurs d'adapter l'architecture generee aux outils de synthese rtl et a toute structure particuliere requise. Le controleur et le chemin de donnees peuvent etre synthetises par des outils de synthese rtl et logique existant pour realiser un asic ou un fpga. Cependant, pour des raisons d'efficacite, il est preferable de synthetiser le chemin de donnees par un compilateur de chemin de donnees. Ensuite, nous definirons une methode appelee decomposition. Cette derniere fournira un moyen de decomposer un chemin de donnees en plusieurs sous chemins de donnees reguliers, pouvant etre synthetises de maniere efficace par un compilateur de chemin de donnees. Enfin, nous presenterons la generation de chemins de donnees generiques, destines a la realisation d'architectures parametrables au niveau rtl. Cet algorithme a ete implante dans le generateur de code vhdl a partir de la structure de donnees intermediaire utilisee par amical, un outil de synthese de haut niveau