thesis

Test en ligne par analyse de signature : application aux processeurs RISC

Defense date:

Jan. 1, 1993

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Institution:

Grenoble INPG

Disciplines:

Authors:

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Abstract EN:

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Abstract FR:

Cette these concerne le test en ligne de systemes a base de processeurs. Une nouvelle strategie de verification de flot de controle au niveau d'un programme d'application est proposee pour les processeurs risc. Comme la plupart des autres methodes, la technique presentee utilise une compaction d'information par division polynomiale. Les architectures risc sont etudiees afin de mettre en evidence les caracteristiques essentielles de l'execution pipelinee des instructions dans ces architectures. Un modele de pipeline, prenant en compte les branchements retardes et le deroulement des exceptions, est alors construit. La nouvelle strategie de test en ligne est deduite de ce modele. Cette technique est mise en uvre lors de la construction d'un moniteur destine au microprocesseur mc88100 de motorola. Cette application pratique montre le bien-fonde de la strategie proposee ainsi que son cout raisonnable. Cette these s'interesse aussi a la probabilite de masquage de l'analyse de signature utilisee dans le contexte du test en ligne de processeurs. Un simulateur de l'ensemble processeur, memoire et moniteur a ete construit; il permet d'injecter des erreurs suivant les principaux modeles courants. La conduite de nombreuses experimentations montre l'influence des structures de programme sur le masquage des erreurs dues a certains types de fautes. Ces probabilites de masquage ont des caracteristiques tres differentes de celles obtenues dans le cas ou la compaction est employee pour le test hors ligne pseudo-aleatoire de circuits. Contrairement a ce qui est communement admis dans la litterature, il n'est donc pas toujours correct de confondre ces deux utilisations de la division polynomiale vis-a-vis du calcul des probabilites de masquage d'erreur