Abstract FR:

Cette these propose des nouvelles methodes de conception et de test des systemes cmos integres, permettant d'augmenter la fiabilite et la tolerance aux pannes en technologies submicroniques profonds, et repondre a l'augmentation des defauts non-decelables au test de fabrication et a la sensibilite accrue aux aleas dus aux rayons cosmiques. Pour ameliorer la detection de fautes dans les circuits cmos complexes, des capteurs de courant integres a haute vitesse et sensibilite fonctionnant sous faible tension d'alimentation sont proposes. Les algorithmes de mesure de courants i d d q, developpes parallelement, sont analyses et optimises en synergie avec des techniques de conception a faible consommation. L'utilisation de capteurs de courant a ete etendue a un test en-ligne qui permet de detecter les fautes permanentes dans les applications critiques, et de corriger les erreurs dans les memoires sram par codage de parite. Cette approche a ete validee par des tests sous rayonnement sur des circuits prototypes. Une strategie de conception de circuits cmos immunes aux aleas independante de la technologie utilisee a ete ensuite developpee, basee sur des techniques de redondance locale. Sa validation experimentale par des tests sous rayonnement a ete effectuee sur des circuits prototypes realises en technologies cmos commerciales de 1,2, 0,8 et 0,25 microns. L'analyse des techniques de durcissement implantees a ete faite a l'aide de methodes de test integre et en utilisant des equipements laser aux impulsions. Des mecanismes d'erreurs et une sensibilite aux aleas lies a la topologie ont ete mis en evidence et caracterises. En reponse, on a elabore des regles de conception specifiques, conduisant a un durcissement topologique aux aleas. Une bibliotheque de cellules sequentielles durcies a ete developpee, en vue de son utilisation dans un modem asic dedie a un satellite experimental qui sera mis en orbite en 2001.