Abstract FR:

Conception de multipleurs numeriques paralleles a 4 bits sur substrat d'arseniure de gallium. Modelisation du transistor, verification topologique des dessins de masques, optimisation de l'architecture des multiplieurs. La recherche d'ine architecture optomisee du reseau d'additionneurs a conduit a la conception au dessin et a la realisation de 2 circuits, realisant la multiplication de 2 nombres signes de 4 bits, complementes a 2. Ces deux types de circuits utilisent la logique de transfert