Abstract FR:

La surete de fonctionnement des systemes electroniques est un sujet de plus en plus complexe en raison des avancees technologiques et architecturales. Les structures comportant a la fois un grand nombre de composants et concues a partir de technologies agressives sont parmi celles dont les problemes de fiabilite doivent etre consideres avec la plus grande attention. Parmi ces structures, les calculateurs paralleles integres, puissants accelerateurs de calcul dans un volume reduit, se doivent d'assurer un niveau de fiabilite eleve a ses utilisateurs. Dans cette these, nous proposons une methode d'amelioration de la fiabilite dediee a ces calculateurs fondee sur des techniques originales de test et de tolerance aux fautes. La methode de tolerance aux fautes consiste en une reconfiguration du reseau sur 2 niveaux de hierarchie physique, fondee sur la connaissance permanente de l'etat de la structure obtenue par un test periodique ou concurrent. Nous montrons alors comment il est possible, au moyen d'un ajout materiel minimise et modulaire, d'atteindre des taux de fiabilite equivalents a ceux d'un des composants de la structure d'origine.