Analyse statique temporelle des performances en présence de variations de tension d'alimentation et de température
Institution:
Montpellier 2Disciplines:
Directors:
Abstract EN:
In the nanometer era, the physical verification of CMOS digital circuit becomes a complex task. Designers must account of numerous new factors that impose a drastic change in validation and physical verification methods. One of these major changes in timing verification to handle process variation lies in the progressive development of statistical timing engine. However the statistical approach cannot capture accurately the deterministic variations of both the voltage and temperature variations. Therefore our work proposes a novel method, based on non-linear derating coefficients, to account of these environmental variations. This method allows computing the delay of logical paths considering specifics conditions of each cell. The combined use of reduced supply voltage with high threshold voltage values may reverse the temperature dependence of designs, the worst case timing conditions becomes less predictable and can occur at different temperatures. This effect, called temperature inversion phenomenon is particularly critical for low power applications. The characterization, at each level (from device to critical paths) allowed us to define some techniques to take into account this effect into the design flow
Abstract FR:
Face à la complexité des nouvelles technologies et à la sensibilité des paramètres physiques, il est devenu nécessaire d’évaluer l’impact des différentes sources de variations sur un circuit, notre étude est orientée en particulier au niveau temporel et particulièrement pour la température et la tension d’alimentation. L’accroissement relatif de la variabilité des procédés de fabrication se traduit actuellement par une augmentation importante du conservatisme induit par la méthode de validation classique. Pour réduire le gap croissant entre les résultats obtenus sur silicium et la méthode de validation standard, nous avons utilisé un modèle analytique, décrivant explicitement le rôle des paramètres physiques et environnementaux dans le processus de commutation d’une porte. Partant de cela, nous avons défini une technique, et montré, qu’il est possible de réduire le pessimisme des analyses actuelles, en prenant des valeurs réelles de tension et/ou de température spécifiques pour chaque cellule. Une étude complète de la sensibilité de la température sur les structures CMOS faible puissance a été faite. Cela nous a permis de mettre en évidence la présence du phénomène d’inversion en température, les plus mauvaises performances temporelles d’un circuit pouvant aussi bien être observées à 125°C qu’à n’importe quelle autre valeur de température. Ceci pose le problème de l’identification de la température à laquelle les performances pire cas apparaissent. La compréhension de l’impact de ce paramètre à tous les niveaux (du transistor au circuit) nous a permis, d’apporter une solution robuste pour prendre en compte ce phénomène dans le flot de conception et de validation d’un circuit