Abstract FR:

Les progres realises au niveau technologiques permettent aujourd'hui de concevoir des circuits de plus en plus complexes. Cependant, l'augmentation de la complexite des circuits a entraine une augmentation relative du nombre et de la longueur des interconnexions. Le retard introduit par les interconnexions produit une limitation importante des performances des circuits integres. Il est donc important de le caracteriser avec precision. Ce memoire presente les resultats du developpement et de la validation des expressions analytiques modelisant le retard dans les interconnexions. Ces formulations temporelles tiennent compte des differents parametres intervenant sur une ligne d'interconnexion et des caracteristiques des portes logiques de commande et de charge. Des validations par simulation spice sont presentees, ainsi que des resultats de mesure sur circuit reel. A partir de ces formulations, des regles d'implantation ont ete determinee afin de minimiser l'influence des lignes sur les performances des structures.