Abstract FR:

La complexite des systemes sur silicium (soc) impose de recourir a la reutilisation de circuits et a des techniques rapides de co-verification de systemes heterogenes puisque la couche logicielle prend une place preponderante dans ces systemes. Nous proposons une methodologie incrementale de conception/verification qui permet de construire un systeme en associant des modeles a differents niveaux de description : fonctionnel, virtuel (simulation par cycles), reel (prototypage). La localisation d'erreurs est ainsi facilitee et la conception peut etre distribuee sur plusieurs equipes. Le choix des curs de processeur pour une application etant un element crucial, une technique d'evaluation de performances d'un code c sur un p est proposee, dont la precision est d'environ 15% et jusqu'a un million de fois plus rapide qu'un iss. La simulation du systeme complet est de type chandy-misra, et permet d'evaluer les performances et le parallelisme mis en uvre en mesurant les phases d'attente. La rapidite de simulation autorise le developpement precoce du logiciel et la verification avec de longues sequences. La methodologie et les techniques proposees sont illustrees par l'exemple d'un decodeur mpeg2 video.