Abstract FR:

L'evolution du marche des semi-conducteurs vers des produits grand public aux performances sans cesse croissantes ainsi que l'avenement de process en submicronique profond imposent des contraintes de conception de plus en plus difficiles. Afin de gerer, valider et garantir les performances des circuits, les outils de conception sont en constante evolution. Dans ce contexte particulier, nous proposons une methodologie complete de caracterisation et de calibration des delais au niveau porte des circuits cmos en submicronque profond. Basee sur une metrique du delai, prenant en compte l'impact des courants de court-circuit et les effets de la desaturation de vitesse des porteurs dans les canaux courts, une premiere representation analytique du retard est donnee au niveau inverseur. Elle est definie a partir de trois termes : un premier lie aux effets de rampes d'entree, un second lie au couplage capacitif entree-sortie et un dernier, proportionnel a la reponse indicielle de l'inverseur, refletant les effets de rampes lentes. Cette expression est par la suite etendue aux cas des portes simples et des portes complexes au travers de protocoles de reduction des reseaux de transitors serie-parallele. L'impact de la position de la position de l'entree commutante y est pris en compte ainsi que l'evaluation des capacites des differents nuds intermediaires dans les reseaux de transistors. Une application a la caracterisation des performances des structures sequentielles est egalement proposee. Les temps de setup et de hold y sont traites comme des delais de chemins de donnees classiques. Enfin, la methode de calibration du modele complet de delai est detaillee pour deux process industriels 0. 25 et 0. 18m.