Abstract FR:

De nos jours, la conception des circuits integres repose sur la recherche du meilleur compromis entre performances temporelles, surface d'implantation sur silicium, et consommation electrique. Ce dernier parametre, longtemps neglige, est maintenant primordial pour assurer la fiabilite de fonctionnement et augmenter la duree de vie des composants micro-electroniques ou encore pour ameliorer les performances des appareils electroniques portables. Dans cette these, nous presentons l'interet de l'utilisation de la technologie cmos pour la conception des circuits integres faible consommation, ainsi que les parametres a prendre en compte lors de l'optimisation en puissance. Parce que les ameliorations technologiques en vue d'une optimisation en puissance sont difficiles et tres couteuses, une alternative consiste a prendre la puissance en compte pendant la phase de conception du circuit. C'est dans ce domaine que nous proposons deux techniques d'optimisation au niveau portes logiques, avant la phase de placement routage. La premiere technique proposee consiste a reduire les capacites de charge, sources de consommation, sur les nuds internes du circuit, et la seconde a reduire le nombre de charges/decharges de ces capacites pendant la phase de test, sources des problemes de surchauffe pouvant entrainer jusqu'a la destruction des circuits. En appliquant ces deux techniques, nous reduisons donc la capacite commutee totale du circuit. Nous proposons une validation de ces deux techniques sur les circuits benchmarks iscas'85 et mcnc'93 combinatoires grace a une estimation des gains en puissance realises. Ces techniques ne modifient ni la frequence de fonctionnement du circuit, ni le taux de couverture du test, et le temps de conception n'est que tres peu allonge pour un gain en puissance non negligeable.