Evolution vers des architectures de systèmes intégrés auto-adaptatives et tolérantes aux variations technologiques et environnementales
Institution:
Montpellier 2Disciplines:
Directors:
Abstract EN:
With the « More Moore » and low power trends, optimizing or only well predicting the final performances of digital circuits become more and more difficult. Indeed, variability and hardness to accurately model transistor behavior impede the dimension scaling benefits. Current design methods generally use guard margins to prevent from the incertitude generated by these limits and to guarantee functional yield. But as we go in the nanometer era, the margin use is not efficient anymore, because of an increasing over-design, limiting optimizations and decreasing yield. Very different numerous solutions exist in order to overcome these troubles, following two main goals which are dissimilar but also complementary: increasing the robustness to uncertainty during the design levels, notably thanks to better performance analysis; and adapting the final circuit to its real process corner and to its environment. In this work, we considered these two directions: the first one thanks to (1) an implementation of a specific methodology called SSTA (Statistical Static Timing Analysis), allowing to perform statistical analysis on timing performances; this methodology allows us to accurately observe process variation effects on delays; and the second one in proposing (2) an efficient diagnostic system based on the in situ critical path monitoring concept and allowing all adaptive solution implementations. The latter answer to variability issue allows to know the real characteristics of the circuit, to crop design margins, to improve power consumption and frequency performances, and even to increase yield.
Abstract FR:
Avec les tendances « More Moore » et basse consommation, il devient de plus en plus délicat d'optimiser ou seulement prédire les performances finales des circuits numériques. En effet, les phénomènes de variabilité et les difficultés de modélisation des comportements des transistors constituent un frein tandis que nous approchons des dimensions nanométriques. Les méthodes de conception actuelles utilisent généralement des marges de garde afin de prévenir les incertitudes et garantir la fonctionnalité du circuit. Mais ces marges reflètent de moins en moins la réalité du circuit, empêchant dès lors les optimisations et baissant le rendement des circuits. De nombreuses solutions très hétéroclites existent afin de surmonter ces difficultés, se résumant en deux objectifs distincts et complémentaires : l'augmentation de la robustesse aux incertitudes durant la phase de conception, notamment grâce à de meilleures analyses des performances ; et l'adaptation post-silicium du circuit à son état technologique et à son environnement. Dans ce travail de thèse, nous avons approché ces deux concepts : en implantant (1) une méthodologie d'analyse statistique SSTA (Statistical Static Timing Analysis) nous permettant d'examiner finement les effets des variations dans le respect des contraintes temporelles ; et en proposant (2) un système de diagnostic basé sur l'observabilité de chemins critiques, autorisant ainsi la mise en œuvre de techniques adaptatives. Celles-ci permettent de s'ajuster au plus près des caractéristiques réelles du circuit en rognant sur les marges de conception, et d'améliorer les performances en fréquence et consommation, de même que le rendement.