Abstract FR:

Les etudes realisees dans cette these ont pour objet de definir l'architecture d'un calculateur massivement parallele original, de verifier sa faisabilite et d'etudier ses performances. L'objectif est d'obtenir une architecture extensible comme les architectures massivement paralleles et dont l'efficacite reste proche de celle des calculateurs vectoriels. Apres avoir etudie les parametres de l'extensibilite et de l'efficacite, nous proposons une architecture massivement parallele a memoire distribuee dont les ressources sont equilibrees en performance. L'equilibrage des performances du cpu, de la memoire et du reseau consiste a augmenter les performances du reseau de 2 ordres de grandeurs. Il est possible d'obtenir un tel gain en combinant l'utilisation de liaisons series a haut debit et celle d'un nouveau modele de communication: la compilation des communications. La faisabilite de cette approche repose sur plusieurs points. D'abord, la majorite des references aux donnees dans les applications numeriques doivent etre compilables. Ceci est verifie par une analyse statistique qui rapporte que plus de 80% des references d'un ensemble representatif d'applications sont connues des la compilation. Ensuite, il faut determiner les contraintes architecturales. Notre etude indique que l'architecture doit etre fortement synchrone, que la memoire ne peut etre hierarchisee et que le processeur elementaire est de type vliw. Enfin, il faut verifier que la technologie actuelle permet d'obtenir les performances requises. Nous etudions donc en detail la structure des elements determinants du reseau. Les performances obtenues par simulation montrent que l'architecture remplit l'objectif initial et offre un gain en performance du reseau de communication d'un a deux ordres de grandeur par rapport aux architectures comparables