Abstract FR:

L'application industrielle de la synthese d'architecture est limitee par le probleme de la prise en compte des caracteristiques temporelles des cellules disponibles dans les bibliotheques cibles et par le gabarit architectural restrictif qui est impose par la plupart des outils actuels. De plus, dans le cas des technologies submicroniques, il faut egalement prendre en compte les delais dus aux interconnexions dans la phase d'ordonnancement. Cette these etudie les principes de la modelisation des operateurs et propose une technique d'ordonnancement qui s'appuie sur une description architecturale de la partie operative et fonctionnelle de la partie controle. Le lien avec la technologie est assure en caracterisant la partie operative en fonction des cellules physiques qui la compose, et des delais de connexion mesures apres la phase de placement et de routage. Cette caracterisation est utilisee par un module d'ordonnancement au niveau transfert de registres pour generer la partie controle d'un coprocesseur synthetisable par les outils de bas niveaux. Apres une introduction de la problematique, nous presentons un etat de l'art de la synthese de haut niveau. Dans la seconde partie de cette these, nous proposons la semantique d'un langage de description au niveau transfert de registres, associe a une description explicite de l'architecture de la partie operative. La methode d'ordonnancement est alors exposee, en definissant egalement les regles de modelisation des operateurs. Finalement, l'utilisation de la methode proposee est illustree sur plusieurs cas, en evaluant l'impact de parametres structuraux et du choix de la frequence d'horloge sur la vitesse et la taille du circuit synthetise.