Abstract FR:

L'objectif du travail presente dans ce memoire est de proposer une chaine de traitement permettant d'accomplir la synthese de l'interconnexion de processeurs specialises dans le cadre de methodes d'aide a la conception. Le role de ces dernieres est de produire, a partir de la description algorithmique ou comportementale du systeme que l'on desire synthetiser, une realisation physique qui reponde au comportement et aux contraintes de cout specifies par le concepteur. Le probleme traite dans le cadre de la these a definir et a minimiser les differents elements qui composent l'interconnexion, permettant ainsi aux informations, echangees entre les unites fonctionnelles, de transiter sans conflit. Ceci se traduit par la determination des unites de memorisation, des multiplexeurs et des liens physiques entre toutes les unites. Lors de cette etude, differentes techniques de resolution sont analysees. Les premieres minimisent uniquement le nombre d'unites de memorisation (algorithme glouton, coloriage d'arcs) ce qui tend a augmenter significativement le nombre de multiplexeurs et de liens physiques. Pour remedier a cet inconvenient, une nouvelle technique, prenant en compte des criteres de connectique et utilisant les maximums compatibles a ete developpee. Ces differentes techniques ont ete integrees a la methode capsys (conception assistee de processeurs synchrones specialises) dont l'objectif est de fournir a l'utilisateur une aide a la conception d'architectures de processeurs vliw specialises