Abstract FR:

Les travaux présentés au travers de ce mémoire sont relatifs à la conception et à la réalisation d'un module de traitement adapte aux exigences des applications à fort taux de calculs. Dans le premier chapitre, nous situons le contexte de cette étude et nous donnons une vue, aussi complète que possible, de l'état de l'art en matière d'architectures parallèles. Le chapitre suivant est consacre à l'architecture et aux performances des microprocesseurs rapides récents. Nous présentons sur les trois principales architectures qui suscitent un intérêt privilégié de la part des utilisateurs: les processeurs à jeu d'instructions complexe, les processeurs à jeu d'instructions réduit et les processeurs de traitement rapide du signal. Au troisième chapitre, nous détaillons l'architecture interne du processeur de signal retenu comme élément central dans l'élaboration du module de calcul rapide. Dans le quatrième chapitre, un module de calcul rapide, fonde sur le concept du parallélisme et dont l'architecture s'appuie sur les performances des processeurs de traitement rapide du signal, est expose. Nous étudions l'extension du parallélisme par adjonction de plusieurs modules. De nouvelles architectures sont également proposées, mettant en œuvre d'autres processeurs, comme le pd77240 de nec et le dsp96002 de Motorola. Le dernier chapitre est consacré à l'ordonnancement d'algorithmes parallèles. Nous proposons une étude des cas statique et dynamique, sous contraintes; celles-ci pouvant être d'ordre matériel, comme le nombre et le type de processeurs, ou temporel, comme le temps minimum d'exécution d'un algorithme. La présentation d'un logiciel d'ordonnancement y est également abordée. Nous mettons en évidence les problèmes liés au transfert du programme et des données en étudiant le comportement temporel d'un algorithme en fonction de l'importance du transfert. Enfin, nous apportons des solutions permettant de masquer ce temps de transfert dans différents cas de figures