Abstract FR:

Nous presentons dans ce memoire un outil de verification automatique des regles de dessin de circuits vlsi. Notre etude porte sur trois problemes: l'adaptabilite du verificateur de regles de dessin a differentes technologies, le traitement des circuits de grande taille et la portabilite de l'outil sur des machines de capacites memoires differentes. L'adaptabilite de l'outil suppose qu'il puisse etre facilement parametre pour differentes technologies. Ce probleme se pose plus directement a la methode de traduction des contraintes technologiques en regle de dessin, plutot qu'a l'outil de verification proprement dit. Nous definissons ainsi un formalisme permettant une description analytique simple et non ambigue des contraintes technologiques. Le traitement des circuits de grande taille est assure par une approche de verification hierarchique qui exploite la regularite du dessin et la localite des regles de dessin. Nous definissons pour cela, la visibilite du bloc dans la hierarchie. Celle-ci, une abstraction du bloc de taille moins importante, est une propriete du bloc dependant exclusivement de la technologie verifiee. La verification du circuit est alors directe, ce qui permet d'obtenir de bonnes performances meme sur des circuits peu reguliers. De plus, la methode est particulierement adaptee a la conception incrementale. La portabilite de l'outil sur differents types de machines, est assuree par une methode de verification par fenetrage du circuit, dont l'efficacite est amelioree par le principe du chainage de voisinage