Abstract FR:

Cette these developpe differents problemes de la conception et de l'implantation d'un circuit integre complexe avec de fortes contraintes de performances et de surface, illustres par la realisation d'un microprocesseur a architecture vliw, stacs. Ce microprocesseur d'une complexite de 875 000 transistors, fabrique en technologie cmos 0,5 m, occupe une surface de silicium de 213 mm#2 dans un boitier de 428 broches. La frequence de fonctionnement prevue est de 30 mhz. L'implantation vlsi s'appuie sur l'utilisation d'une technique de dessin symbolique des masques sur grille fine fixe sans compaction. Cette technique nous a permis de concevoir, non seulement, une bibliotheque de plus de 600 cellules mais aussi l'assemblage complet du processeur, tout en garantissant une portabilite technologique. Le cout de fabrication d'un circuit integre etant trop eleve, une methode de conception descendante zero defaut fondee sur deux modeles est proposee. Le modele de reference de l'architecture dont les roles sont la mise au point du logiciel, l'analyse des performances et la generation de stimuli pour la mise au point du materiel, est ecrit en c. Un modele vhdl permet de modeliser le materiel et de piloter directement la generation automatique du dessin des masques. Le sous-ensemble vhdl defini autorise l'utilisation des techniques de preuve formelle et de synthese. La verification temporelle s'appuie sur une nouvelle approche: l'analyse temporelle statique hierarchique. Cette these aborde, egalement, la distribution d'horloge et d'alimentations, la methode de conception des generateurs parametrables de blocs complexes, la realisation d'un banc de 64 registres avec 6 acces en lecture et 4 acces en ecriture