Abstract FR:

Le propos de cette these est de developper et d'experimenter une methode de simulation statistique permettant d'estimer les variations des performances des portes logiques cmos a partir de l'analyse de l'influence des dispersions de parametres technologiques cles suivis dans le cadre de l'activite ordinaire des fonderies de silicium. L'algorithme mis au point est un module de pre et post-traitement de simulation pour des simulateurs de type spice et il met en oeuvre des techniques de calcul statistique totalement independantes du circuit cmos considere. Cette methode trouve des applications dans l'amelioration de la robustesse de conception des elements de bibliotheques pour les circuits specifiques precaracterises, dans l'analyse du rendu parametrique de la ligne de fabrication du fondeur et dans la procedure de qualification prototype.