Abstract FR:

L'analyse de la performance et la verification du timing de systemes electroniques, composes a partir de circuits vlsi en technologie mos, et utilisant des latches level-sensitive, est de nos jours une tache essentielle mais aussi particulierement difficile. Notre travail a consiste a concevoir et a realiser une methode de verification de timing en partant d'un modele de graphe cyclique, calcule par des logiciels de la chaine de cao de bull. Nous avons utilise un algorithme de relaxation, sachant que le couplage des caracteristiques temporelles entre les nuds d'un circuit est local. En se basant sur des fonctions de transfert sur un latch level-sensitive et sur un reseau de chemins combinatoires, nous sommes parvenus a traiter correctement les transparences sur les latches et a verifier des circuits a +300000 tranisitions en 50 mn de temps cpu. Par ailleurs, nous avons concu et realise un editeur d'aide au diagnostic des erreurs de timing, qui a permis de comprendre les origines des erreurs detectees et de montrer les modifications de schema a effectuer pour optimiser la performance des systemes realises