Abstract FR:

Ce travail s'inscrit dans le cadre du projet capsys dont le but est de produire une methode et un outil de conception assistee de processeurs synchrones specialises. Il s'agit de synthetiser un processeur dont le mode de controle est de type vliw a partir d'une application decrite par un programme, d'un ensemble de contraintes fournies par le concepteur, et d'une bibliotheque d'unites fonctionnelles. Ce processeur est extrait d'un espace de conception delimite par les contraintes du cahier des charges et les caracteristiques de l'application. Il represente la meilleure solution en terme de rapport cout/performance compte tenu des hypotheses de travail de la methode. Plus precisement, ce memoire introduit les concepts et les algorithmes qui permettent de realiser les phases de decomposition architecturale et de generation de code de cette synthese de haut niveau. Ces dernieres s'appuient sur des methodes de compilation originales mettant en uvre des heuristiques de generation de microcode de type vliw pour obtenir automatiquement, a partir d'une application donnee, un ensemble de modeles de processeurs. Chaque modele est principalement caracterise par un ensemble d'unites fonctionnelles dont le nombre d'elements de meme type varie et constitue ainsi une gradation differente dans l'echelle des rapports cout/performance des solutions