Abstract FR:

Cette these presente des solutions materielles aux contraintes liees a l'utilisation du modele de communication a communications compilees pour une architecture massivement parallele. Ce modele implique un reseau de communications entierement synchrone, a latence fixe et connue a la compilation, excluant tout alea temporel. Nous avons etudie les effets de cette contrainte sur le reseau lui-meme (topologie, liens, commande, diffusion et transmission des horloges), sur le commutateur qui constitue la brique de base de ce reseau, et sur le processeur elementaire (pe) de la machine. Un reseau controlable statiquement et possedant une latence faible a ete defini, le commutateur ayant ete realise en arseniure de gallium afin de permettre un debit eleve (de 1,3 a 4 gbits/s). Deux versions du pe ont ete etudiees, l'une faisant appel a un processeur specifique, de type vliw et utilisant une memoire non hierarchisee afin de supprimer tout alea temporel, l'autre basee sur une interface entre un processeur standard (ici un alpha 21164) et le reseau statique. Cette interface assure la gestion des problemes de synchronisation causes par les aleas temporels du processeur de calcul (modele d'execution superscalaire et hierarchie memoire)