Abstract FR:

Le travail présenté dans cette thèse analyse les différentes architectures des composants flous et plus particulièrement celles des processeurs flous pour en optimiser l'utilisation. Le premier chapitre explore quelques architectures numériques et analogiques de composants flous. Différentes approches actuelles ont été analysées comme les circuits FPLA, les tables de transcodage, les micro-processeurs classiques, les micro-contrôleurs CISC et RISC avec des instructions floues, les circuits ASIC ou encore les processeurs flous analogiques et numériques. Le second chapitre présente une description détaillée du processeur flou WARP1. 0 qui repose sur une structure «pipeline». Une architecture reconfigurable pour gérer l'échange des données a été conçue à partir des différents modes de fonctionnement possibles. L'interface obtenue est flexible, vis-à-vis du nombre d'entrées et de sorties, et peut être facilement utilisée avec différents micro-processeurs. Sa réalisation à partir de FPGAs de type LSI est ensuite décrite. Une méthode, appelée «méthode du modèle équivalent», permettent d'étendre les fonctionnalités des processeurs flous, et en particulier celles du WARP1. 0, est proposée au chapitre III. Elle s'appuie sur une analyse théorique fine du fonctionnement des processeurs flous et est illustrée sur plusieurs exemples comme la fuzzification seule, la composition d'une fuzzification et d'une inférence, l'inférence pondérée… Le quatrième chapitre aborde la validation des travaux sur trois applications différentes. La première a mis en évidence l'intérêt de l'extension des fonctionnalités du WARP1. 0 sur un exemple de capteur flou de confort. La deuxième a permis de valider l'interface sur le contrôle d'un système simple. La troisième application est une simulation de l'utilisation du WARP1. 0 pour la commande d'un système rapide sur laquelle l'effet négatif de la discrétisation sur 4 bits des valeurs alpha dans le WARP est montré.