Abstract FR:

Dans le cadre de cette these, un environnement de verification pour la circuiterie asga mesfet a ete developpe. Il s'appuie sur une representation en etages orientes du circuit obtenue par abstraction fonctionnelle a partir de sa representation en transistors. La construction de cette representation fait appel a des methodes purement algorithmiques ainsi qu'a des methodes basees sur la reconnaissance de formes. Cette representation constitue le point de depart pour les outils de verification developpes dans le cadre de la these. Les verifications sont d'ordre electrique, fonctionnelle et temporelle. A la difference de la circuiterie cmos, la circuiterie asga mesfet est tres sensible aux erreurs de dimensionnement des transistors qui peuvent compromettre la fonctionnalite. L'outil pour la verification electrique signale automatiquement les violations de regles electriques parmi un ensemble preetabli. Il est parametrable et evolutif. L'outil pour la verification fonctionnelle fournit le modele vhdl a partir de la net-list en transistors extraite du dessin des masques. Enfin, l'outil pour la verification temporelle definit des modeles temporels pour chaque etage oriente. Le chemin critique et les temps de propagation du circuit sont obtenus a partir de ces modeles. Cet environnement a ete a la base de la validation des circuits asga mesfet concus au laboratoire masi au cours de ces dernieres annees. Les experiences realisees sur des circuits de taille variable demontrent la complexite lineaire des algorithmes mis en uvre. Le bilan montre que la methode proposee permet de traiter des circuits varies et de complexite significative.