Abstract FR:

Nous presentons dans ce manuscrit une methode de simulation de circuits integres basee sur l'evaluation directe d'expressions logiques representees par des graphes (bdd et abl). La description des circuits est represente a l'aide de structures de donnees. Nous utilisons un sous-ensemble du langage vhdl excluant les process et les informations temporelles. Ce sous-ensemble a ete defini de facon a etre accepte par l'ensemble des outils de la chaine de cao pour vlsi alliance manipulant des informations comportementales (synthese logique, preuve formelle, abstraction fonctionnelle). Ce sous-ensemble a ete utilise avec succes lors du developpement de circuits de recherche de grande complexite. La technique de simulation a pilotage evenementiel (event-driven) a ete utilisee lors de la mise en uvre de cette methode dans un prototype appele asimut, qui fait partie de la chaine alliance. Le resultat de la comparaison de ce prototype contre les simulateurs du commerce (cadence et synopsys) montre que l'on atteint des performances acceptables. Ce prototype a permis de mettre au point une plate-forme logicielle facilitant le developpement d'outils necessitant un noyau de simulation a propagation d'evenements.