Abstract FR:

Cette etude porte sur la conception sure de systemes automatises de production (sap). Nous nous focalisons principalement sur un sous ensemble temps reel des sap : ceux ou les contraintes temporelles doivent etre strictement respectees et ou le controle est predominant. Notre approche repose sur des modeles synchrones : le modele synchrone fort des langages esterel, lustre ou signal et le modele synchrone faible (retard unite pour la communication). Cette dichotomie synchrone fort/synchrone faible, intimement liee aux notions de communications locales/distantes, assure un comportement deterministe au systeme reparti tant d'un point de vue logique que temporel. Cette approche introduit un biais dans le comportement en regard de son equivalent centralise. Cependant, nous donnons un sens a ce type de comportement en introduisant une nouvelle notion d'equivalence. La validation a priori de contraintes temporelles est un des objectifs de notre etude. Cette validation est rendue possible par l'approche synchrone, s'appuyant sur un temps global (horloges synchronisees). La verification des contraintes repose sur la technique des observateurs. Les modeles sous-jacents permettent d'etablir une correspondance simple entre temps physique et temps logique. Nous avons developpe la plate-forme r-ports (rapid prototyping of real-time systems) chargee d'automatiser la repartition du controle d'un sap sur une architecture cible donnee, communiquant via reseaux de terrain industriels. Dans nos travaux, r-ports est dediee aux reseaux can/van. Une couche middleware a ete developpee afin de donner le caractere synchrone a ces bus. Cette couche d'interface entre le processus d'application et le profil de communication integre egalement des politiques de tolerance aux pannes. Le concept de sensibilite booleenne que nous introduisons permet de caracteriser l'impact d'un signal d'entree errone sur l'evolution du systeme.