Abstract FR:

Ce travail decrit une methodologie d'implantation optimisee d'algorithmes bas niveau de traitement du signal et des images sur des architectures mono-fpga a l'aide d'une methodologie d'adequation algorithme architecture, integrant la synthese des chemins de donnees et de controle dans un modele unifie. Ces algorithmes sont caracterises par une grande regularite et par la repetition d'un motif. Pour les specifier, nous avons choisi un modele de graphes factorises de dependances de donnees, puisque sa semantique est tres appropriee a leur description comportementale. Une specification factorisee peut avoir differentes implantations materielles plus ou moins defactorisees. Pourtant, nous nous sommes interesses a une implantation qui respecte les contraintes temporelles tout en minimisant l'augmentation des ressources materielles due a la defactorisation. Nous sommes face a un probleme d'optimisation sous contraintes, qui est un probleme np-complet. Pour le resoudre dans un temps acceptable, nous faisons appel a une heuristique de defactorisation. Pour guider cette heuristique, nous avons developpe une methode de caracterisation materielle des sommets du graphe algorithmique et une methode d'estimation de surface et de latence. Cela evite la necessite d'effectuer un cycle complet de conception (specification, optimisation, implantation, codage, synthese, simulation et estimation) pour chaque implantation possible. L'implantation est obtenue par traduction directe de la specification, en remplacant les sommets du gfdd par les operateurs qui les implantent. Les mecanismes de synchronisation des operateurs synchrones sont obtenus a partir de l'analyse des relations entre les sommets de factorisation du graphe algorithmique. Un code vhdl structurel synthetisable peut etre produit a partir du schema logique represente par le graphe materiel. Ce code vhdl sera fourni a des outils de cao qui effectueront la generation des netlists necessaires a la configuration des fpga.