Abstract FR:

La consommation électrique est devenue un critère décisif pour un concepteur de circuits vlsi. La consommation dicte le type de boitier ainsi que le dispositif de refroidissement qui détermine le cout total de fabrication d'un circuit vlsi. La réduction de la consommation permet de prolonger l'autonomie d'un dispositif portable (gsm, ordinateurs, agendas). L'objectif de cette thèse est de mettre au point des techniques d'estimation de la consommation de circuits cmos numériques. Ces techniques sont implantées dans des outils Cao destines à être utilisés dans des environnements de conception industriels standards. Nous avons mis au point une technique de caractérisation électrique de bibliothèque de cellules standards. Elle permet d'établir des modèles de temps de propagation et de consommation de chaque cellule. Cette technique a été automatisée dans l'outil char power. Celui-ci génère des modèles vhdl comportementaux des cellules en utilisant hspice pour la simulation électrique et matlab pour effectuer l'approximation polynomiale. Ces modèles vhdl sont utilisés pour effectuer une estimation de consommation au niveau logique grâce à un second outil gatepower. Celui-ci est couple au simulateur vhdl leapfrog (cadence). La technique d'estimation est basée sur la simulation vhdl logico-temporelle d'un circuit avec un jeu de vecteurs fournis par l'utilisateur. Ces deux outils permettent de réaliser des estimations de consommation précises et rapides en comparaison à des estimations au niveau électrique. L'une des originalités de ces techniques est la modélisation au niveau logique des transitions incomplètes (glitches). L'atout de ces deux outils est qu'ils peuvent facilement être inclus et adaptes a un environnement industriel standard de conception ou le langage vhdl est utilisé. Ils constituent le fondement d'une méthodologie globale qui a pour vocation d'effectuer des estimations de consommation le plus tôt possible dans le processus de conception d'un circuit.