Abstract FR:

Les evolutions technologiques recentes ont fait apparaitre pour le developpement de grands systemes electroniques, des architectures a plusieurs niveaux de hierarchie. Le partitionnement sur chacun des niveaux d'une telle architecture, est une des etapes lors de la realisation d'un design. Les approches connues a ce jour utilisent toutes les memes algorithmes et optimisent le resultat de partitionnement sur chacun des niveaux de la hierarchie sans prendre en compte l'interdependance des resultats entre les differents niveaux. C'est precisement dans ce contexte que se place cette these, dans laquelle nous proposons une methodologie permettant d'ameliorer le resultat global du partitionnement en terme de ressources materielles utilisees et en terme de temps de calcul. La methodologie est basee sur une etude bibliographique approfondie qui a permis de selectionner les algorithmes les plus susceptibles d'apporter les ameliorations voulues. L'analyse des performances des differents algorithmes retenus est basee sur un ensemble de resultats experimentaux obtenus par l'application des algorithmes choisis sur un groupe representatif de netlists. Selon les performances des algorithmes, ceux-ci ont ete combines afin de determiner plusieurs outils de partitionnement dedies a chaque niveau hierarchique. Une comparaison experimentale de ces outils et des differents enchainements d'outils possibles a l'aide d'un banc de test permet de determiner les approches performantes. A partir de cette selection, nous avons effectue une etude experimentale comparative systematique sur un ensemble de netlists de grandes tailles, industrielles ou generees. Les resultats obtenus sur les 3 premiers niveaux de l'emulateur celaro de mentor graphics montrent que la mise en uvre de l'ensemble des outils et de la methodologie elabores au cours de cette these conduit a des ameliorations tres significatives en terme de volume de materiel necessaire et en terme de temps de calcul.