Abstract FR:

L'analyse temporelle s'inscrit dans la phase de verification d'un circuit vlsi numerique. Avec l'avenement des technologies fortement submicroniques, l'analyse temporelle statique s'impose comme la seule methode possible pour la verification temporelle de circuits pouvant atteindre aujourd'hui plusieurs dizaines de millions de transistors. Neanmoins, cette methode genere des volumes de donnees trop importants. Pour pallier ce probleme, nous avons defini une methode fondee sur le decoupage hierarchique de la phase de conception, afin de representer les temps de propagation dans un circuit, grace a une vue temporelle hierarchique multi-niveaux. Les temps de propagations dus aux portes et aux reseaux rc sont representes par un graphe de causalite dont les sommets sont les evenements sur les signaux, et les arcs les temps de propagation entre deux evenements sur deux signaux. Chaque instance de l'arbre hierarchique est representee par une figure temporelle contenant l'information relative au graphe de causalite qui ne peut etre decrite dans les figures temporelles associees aux sous-blocs instancies par chacune de ces instances. Une methode de parcours du graphe de causalite a ete definie afin de limiter la recherche des chemins entre les registres et les connecteurs a une petite partie du graphe. L'approche integre egalement un nouveau concept dans l'analyse temporelle, la factorisation des chemins critiques. Cela permet, par la resolution du probleme de la croissance quadratique du nombre de ces chemins, d'accelerer la recherche de chemins critiques dans le graphe de causalite ainsi reduit. La vue temporelle multi-niveaux que nous avons definie a permis de concevoir l'outil d'analyse temporelle hierarchique hitas ainsi que l'outil interactif de visualisation des chemins xtas. L'experimentation de ces outils a montre que notre approche permet de traiter des circuits a tres haute densite d'integration.