Abstract FR:

L'amelioration de la performance des processeurs tient autant de leur technologie que de leur architecture. Les processeurs risc, par leur jeu d'instructions simple et regulier, ont contraint le cpi (cycles par instruction) entre 1 et 2. Les processeurs superscalaires, par l'execution de plusieurs instructions a la fois, l'ont fait passer en dessous de 1. D'autre part, l'organisation pipelinee a permis de raccourcir le cycle. Mais, continuer dans cette voie est devenu problematique. Decouper le pipeline encore plus finement augmente le taux de dependance des instructions : on reduit le cycle mais on augmente le cpi. Lancer plus d'instructions dans le meme cycle se heurte au manque de parallelisme des programmes. Parallelement a ces evolutions de l'architecture des processeurs, les chercheurs se sont interesses a absorber la latence des organes lents en s'appuyant sur l'execution de plusieurs contextes : les communications au sein d'un multiprocesseur et la hierarchie memoire d'un processeur. Recemment, la meme technique a ete proposee pour augmenter le parallelisme d'instructions en executant simultanement plusieurs contextes. Ce sont les architectures smt. Cette these presente et evalue le cpi de trois architectures multicontextes, dont deux de notre cru. La premiere architecture decrite montre comment, en s'appuyant sur le multicontexte, pipeliner avec profit des etages consideres comme atomiques pour un processeur monocontexte. La seconde architecture represente l'alliance de la technique smt avec un cycle court. La troisieme, appelee tipi, est une architecture smt extensible. En augmentant le nombre d'operateurs partages du processeur, on peut augmenter le nombre de contextes en execution simultanee et diminuer proportionnellement le cpi, presque sans effet sur le cycle. Les simulations effectuees ont montre que le cpi de tipi diminuait lineairement jusqu'a 16 contextes au moins.